L’EPYC Venice di AMD è il primo chip server a 2nm — 256 core e 1,6 TB/s di larghezza di banda

L’industria dei semiconduttori ha varcato una soglia il 22 luglio. AMD ha annunciato durante l’evento Advancing AI 2026 che EPYC Venice — la sesta generazione della sua linea di CPU server, basata sull’architettura Zen 6 — entra in produzione di volume sul nodo a 2nm di TSMC. Nessun chip per high-performance computing è mai stato prodotto a 2nm prima d’ora. Venice è il primo.

La configurazione di punta ospita 256 core e 512 thread distribuiti su otto Core Complex Dies, ciascuno con 32 core Zen 6 — un aumento del 33% nella densità di core rispetto al precedente design CCD. La piattaforma introduce un nuovo socket SP7 con 16 canali di memoria, portando la larghezza di banda aggregata a 1,6 TB/s, quasi tre volte i 614 GB/s della generazione uscente Turin. PCIe Gen 6 a 64 Gbps e una Infinity Fabric di quinta generazione completano lo stack di interconnessione.

Il nodo a 2nm di TSMC segna il passaggio dai transistor FinFET ai nanosheet GAA (gate-all-around) — un cambiamento strutturale che TSMC valuta in un incremento prestazionale dal 10 al 15% a parità di consumo, oppure una riduzione dei consumi dal 25 al 30% a parità di prestazioni, con una densità di transistor maggiore del 15%. Il benchmark dichiarato da AMD è un miglioramento del 70% del throughput CPU rispetto ai core Zen 5 di Turin. Nei carichi di inferenza AI, AMD rivendica una throughput 2,2 volte superiore rispetto alla piattaforma concorrente Vera di NVIDIA al livello da 256 core.

Venice viene commercializzato in quattro linee di prodotto. Il flagship EPYC 9006 SP7 è la parte Agentic AI a 256 core con boost a 5 GHz e 128 linee PCIe Gen6. L’EPYC 9006X SP7 arriva fino a 96 core ma raggiunge 5,15 GHz con una cache L3 triplicata per core — pensato per carichi HPC e simulazione dove la latenza conta più del parallelismo grezzo. Una linea SP8 copre le implementazioni edge e a consumo limitato con 8-128 core. Una quarta SKU, l’EPYC 9006 LP Verano, monta memoria LPDDR5X e una larghezza di banda CPU-GPU di 112 Gbps per chassis AI su scala rack.

La cache L3 totale sulla SKU di punta raggiunge 1.152 MB di 3D V-Cache — un numero che diventa rilevante per i layer dei modelli AI che possono rimanere on-die invece di tornare alla DRAM. AMD non ha comunicato i prezzi per nessuna variante di Venice. I provider cloud e gli OEM dovrebbero annunciare le finestre di disponibilità in modo indipendente, con diversi hyperscaler già confermati come primi clienti.

Il contesto competitivo conta. La prossima generazione Granite Rapids-D di Intel è ancora su Intel 18A, che resta a mesi dalla resa di volume alla scala necessaria per un prodotto del genere. Lo spostamento di NVIDIA verso silicio CPU proprietario con Vera e Grace significa che il vendor GPU è ora anche un concorrente diretto nel socket CPU. Venice arriva prima che entrambe le alternative raggiungano una scala produttiva comparabile, il che storicamente si traduce in tassi di vittoria nei cicli di approvvigionamento cloud che guardano a 12-18 mesi.

Per gli operatori di carichi AI, la cifra della larghezza di banda memoria è la più immediatamente rilevante. Training e inferenza su larga scala sono operazioni principalmente vincolate dalla banda, e raddoppiare la banda effettiva per nodo rack cambia in modo misurabile il calcolo del costo per token. Gli operatori cloud che hanno tenuto ampie prenotazioni GPU in parte per compensare i colli di bottiglia della CPU ora hanno un percorso alternativo. Quell’aritmetica si risolverà nei prossimi due cicli di approvvigionamento.

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